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Un proyecto de Investigación financiado por la Unión Europea y coordinado por la Universitat Politècnica de Catalunya. BarcelonaTech (UPC) investiga la variabilidad de la tecnología FinFET de 11nm y su impacto en memorias incrustadas.
El consorcio TRAMS (Terascale Reliable Adaptive Memory Systems), financiado por el programa marco FP7 de la Unión Europea, investiga el impacto de la variabilidad estadística NanoCMOS en memorias SRAM incrustadas con complejidad de Tera Escala y basadas en tecnologías sub-16 nanómetros utilizando dispositivos convencionales y emergentes.
La variabilidad estadística causada por las discretas cantidades de carga y materia utilizadas se convierte en el mayor obstáculo para el escalado e integración. El impacto de esta variabilidad estadística en los bloques de memorias incrustadas en circuitos integrados es particularmente dramático, frenando, especialmente en SRAMs, el escalado de la tensión de alimentación y amenazando la continuidad del escalado de los dispositivos, base de la integración de los Sistemas en Chip (SoC).
La evaluación del área de las celdas SRAM y del escalado de la tensión de alimentación son factores fundamentales en la revolucionaria introducción de los dispositivos de tecnología FinFET. La investigación de TRAMS se concentra en el análisis de la implicación que el empleo de la tecnología FinFET puede tener en la continuidad del escalado CMOS tal como está proyectado en la Ley de Moore.
Este año, TRAMS ha completado un importante hito mediante el detallado análisis de la variabilidad en transistores FinFET con longitud de canal de 10 nanómetros implementados sobre un sustrato de silicio sobre aislante (SOI). El análisis emplea simulación TCAD estadística avanzada. Los transistores FinFET estudiados han estado cuidadosamente diseñados para verificar los requerimientos previstos en el ITRS (International Technology Roadmap for Semiconductors) para la tecnología CMOS en la generación de 11 nanómetros. Las simulaciones se han llevado a cabo mediante una tecnología de simulación existente en el proyecto que tiene en cuenta las principales fuentes de variabilidad y fiabilidad estadística conocidas, incluyendo la distribución discreta aleatoria de dopantes, la rugosidad de la puerta y de las aletas del transistor, la variabilidad de la puerta metálica y los efectos de inestabilidad por temperatura y tensión (NBTI/PBTI). Los resultados de la simulación física se han capturado en precisos modelos compactos de tipo estadístico por los miembros de TRAMS. Estos modelos se están usando para evaluar el impacto de la variabilidad estadística de FinFETs sobre el diseño de memorias incrustadas de 11 nanómetros y el desarrollo de contramedidas a nivel circuito y sistema que permitirán a las futuras memorias tolerar los efectos de la variabilidad y fiabilidad estadística.
